新增自動化UltraFast設計方法和OpenCL硬件加速功能，可有效加速7系列和UltraScale All Programmable器件的運行時間，提供更佳的結果質(zhì)量 （QoR）和更強大的OpenCL內(nèi)核支持，并實現(xiàn)自動化的UltraFast設計方法。
北京2014年4月17日電 /美通社/ -- All Programmable 技術和器件的全球領先企業(yè)賽靈思公司（Xilinx, Inc.；NASDAQ:XLNX）今天宣布推出Vivado®設計套件2014.1版，這是業(yè)界唯一一款SoC增強型開發(fā)環(huán)境。該版本增加了UltraFast?設計方法的自動化功能，讓所有器件的運行時間平均縮短達25%，性能提升5%。此外，2014.1版本還在Vivado HLS（高層次綜合)中新增了OpenCL內(nèi)核硬件加速功能。
目前已有2,500多家客戶接受了UltraFast設計方法的培訓，UltraFast設計方法視頻教程也有30,000次觀看。賽靈思將不斷提高該設計方法的知名度和采用度，旨在提高設計人員的生產(chǎn)力。用UltraFast設計方法，設計團隊可將設計收斂從此前的數(shù)月縮短到數(shù)周。
現(xiàn)在全新第二版本Vivado®設計套件2014.1中的UltraFast設計方法， 新增了Vivado對 28nm 7系列和20nm UltraScale? 器件的支持。UltraScale架構在全面可編程架構的基礎上采用業(yè)界領先的ASIC技術，實現(xiàn)了數(shù)百Gbps的系統(tǒng)級性能，能以各種線路速率智能處理，從而將速率擴展到了Tb甚至TFLOP級水平。新版設計方法還包括使用了Cadence、Mentor Graphics和Synopsys流程的高層次綜合、部分重配置以及驗證工具。
增強工具功能
用UltraFast設計方法是提高生產(chǎn)力的較佳實踐方法，關鍵在于是否用正確的方法來制定設計約束以加快時序收斂。利用最新發(fā)布的交互式時序約束向?qū)?，Vivado設計套件 2014.1版能自動生成“生成即保證正確”的約束。該向?qū)?nèi)置的智能功能可通過查詢Vivado設計數(shù)據(jù)庫，抽取時鐘結構和通常來源于IP重用的現(xiàn)有約束，然后指導用戶正確約束設計其它部分。
Vivado設計套件 2014.1版本還配套推出了最新賽靈思Tcl商店，設計人員可自行發(fā)布和分享合格腳本，用以執(zhí)行有用功能并提高生產(chǎn)力。在Vivado集成設計環(huán)境中即可可訪問Tcl商店，該商店提供有開源腳本庫，設計人員使用這些腳本執(zhí)行的功能可擴展Vivado設計套件的核心功能，而工具專家則能分享代碼，以提高更大用戶群的設計效率。今天宣布推出的Tcl應用能提供定制報告、分析、優(yōu)化、工具流程控制和各種設計修改。
Vivado高層次綜合
Vivado HLS目前用于無線、醫(yī)療、國防和消費類等應用的高級算法中，用于加速IP創(chuàng)建、它可讓賽靈思All Programmable器件直接運用C、C++和System C規(guī)范，無需手動創(chuàng)建RTL。Vivado IP Integrator和Vivado HLS結合使用能大幅降低開發(fā)成本，相對于RTL而言能降低多達15倍。
隨著Vivado設計套件 2014.1版的推出，Vivado HLS現(xiàn)在能為OpenCL內(nèi)核提供早期試用支持。OpenCL為編寫在不同異構平臺上執(zhí)行的內(nèi)核提供了框架和語言，現(xiàn)在能無縫轉(zhuǎn)換為運行于賽靈思All Programmable器件上的IP。此外，Vivado設計套件 2014.1版借助最新線性代數(shù)庫還可將Vivado HLS擴展用于各種信號處理應用，從而快速生成C/C++算法IP，滿足Cholesky分解、奇異值分解(SVD)、QR因式分解和矩陣乘法等函數(shù)需求。
供貨情況
即日起，用戶即可登錄：china.xilinx.com/download，下載Vivado設計套件 2014.1版本。所有 賽靈思SDK (軟件設計套件)和賽靈思IP軟件相關更新， 請參考相關 發(fā)布說明。 另歡迎注冊觀看Vivado設計套件在線培訓課程，充分利用UltraFast設計方法和基于Vivado設計套件的目標參考設計，快速提高設計生產(chǎn)力。
